上升和下降时间较慢会给系统带来一些问题，其中最重要的是时序问题。电路在特定的时间需要稳定的"高"态和"低"态。随着各状态之间过渡时间的增加，电路有可能检测到不完整的过渡期，从而将数据误差引入系统。
只要控制电路的信息与预定的协议相符，电路就会按照原先的设计正常工作。当信号元件性能下降时，电路识别预定信息的能力也随之下降。从电路保护的角度来看，其目的是为电路提供ESD保护并保持数据的完整性，而不是干扰电路的正常工作。
为了调查封装电容对数据完整性的影响，我们收集了两种数据频率上的测试结果。这里，关键因素并不是所采用的具体技术，而是电容值。测试所采用的产品是：
· 0.050 pF的PGB0010603 PulseGuard 抑制器
· 1.0 pF的ML陶瓷电容器
· 10.0 pF的ML陶瓷电容器
· 660 pF的V5.5MLA0603多层可变电阻器
当图1中的12Mbit/s波形的上升时间（10/90%）较快时（0.242 ns），则其保持电平的时间要长得多（80 ns）。在此数据传输率条件下，10 pF或更小的电容值将使得数据通过时的失真最小。由图可以清楚地看到采用660pF电容值时数据脉冲的前沿和后沿是如何被修圆的。
将此信息与图2进行对比。这里，用480Mbits/s的数据波形对相同的器件进行测试。两种信号的上升时间是相同的（0.242 ns），但480Mbits/s信号具有短得多的电平保持时间（2.0 ns）。请注意图1和图2采用了不同的时标。
在这种场合，660 pF电容造成了相当大的失真，以致于波形甚至无法达到信号工作电压。实质上，数据均不是通过信号线传送的。即便是10 pF的电容值也足以引起巨大的波形失真。它减少了电平保持时间并使前沿和后沿的形状大为改变。采用1.0 pF电容值时的边缘失真较小，而采用0.050 pF电容值时，数据波形通过时没有失真。附表列出了图2中的波形（位速率为480Mbits/s）对应每种电容值的上升时间（10/90%）。
该数据揭示了在进行超高速系统的数据传输线路保护时ESD抑制器的电容特性的重要性。尽管现有的各种抑制器均能够提供有效的ESD保护功能，但不能以牺牲系统的信号完整性为代价。因此，在把ESD抑制器引入电路设计之前，必须对其电容有所考虑。具有极低电容值的ESD抑制元件（如PulseGuard器件）能够在提供ESD保护功能的同时保持高速数据信号的数据完整性。
安装方面的考虑：当选择了一个抑制和电特性（漏电流、电容）与电路参数相吻合的ESD抑制器之后，还需要作出另一项选择：抑制器应安装在电路板的什么位置上才能优化电路的ESD保护？"优化"ESD保护指的是使受保护芯片上的ESD瞬变尽可能少。
高速信号和瞬变（如ESD）带来了另一个寄生特性 电感。尤其值得关注的是用来实现连接器、芯片及其他任何配套元件之间互连的电路板上迹线的寄生电感。与电容效应相似，由电路板迹线所产生的电感将不会影响低频信号。但是，在高速条件下，这种电感将产生有可能影响信号完整性的阻抗分量。回忆一下感抗的计算公式：XL = L。该式也可写成：XL = 2 fL。
当高频信号（如ESD）通过时，少量的迹线电感可能转换成巨大的阻抗。设计师可通过在ESD抑制器和受保护芯片之间设置尽可能大的距离的方法来利用上述特性。请参阅图3，该图给出了下列电感值：
·L1 连接器与ESD抑制器之间的电感
·L2 ESD抑制器与芯片I/O引脚之间的电感
·L3 I/O线与ESD抑制器之间的电感（短截线迹）
实质上，L2将消耗掉ESD抑制器箝位动作之后剩余的ESD脉冲的能量。ESD脉冲的电压和电流衰减发生于能量在电路板迹线周围的磁场中存储和消耗的过程中。请注意电路板迹线的长度与最终到达芯片I/O引脚的ESD脉冲能量呈反比关系。随着迹线长度的增加，ESD脉冲的强度（由芯片承受）下降。ESD脉冲强度的下降将转化成芯片承受应力的减弱。
