目前几乎所有的芯片组都有片上ESD保护。ESD电路放在芯片的外围和邻近I/O焊垫处，它用于在晶圆制造和后端装配流程中保护芯片组。在这些环境中，ESD可通过设备或工厂的生产线工作人员引入到芯片组上。关键的ESD规范包括人体模型(HBM)、带电器件模型(CDM)和机器模型(MM)。这些测试规范的目的是确保芯片组在制造环境中维持很高的制造良率。
传统上，芯片制造商一直试图维持HBM要求的2,000V水平。从成本效益比的角度来看，这已经被证明是件很难做到的事。从图1可以看出，随著制造技术转向90nm以下，将ESD保护水平维持在2,000V的成本，已开始以指数级上升。因此，现在新的目标是降低芯片上的ESD保护水平，但维持相同的高制造良率水平。
目前普遍接受的关键ESD保护电压水平约为500V。在这一水平，芯片成本增加得较合理，良率水平也不会受到损害。这是因为典型的晶圆厂和装配车间有将ESD限制在500V或以下的政策。
因此，即使所有的芯片组在裸片上包含一些ESD保护电路，其目的也只是确保制造的高良率。不过，这一级别的ESD保护不足于保护芯片组免受消费者实际使用手机时将会碰到的严重ESD事件的伤害。在无法预先控制的消费环境中，必须使用不同的ESD保护规范。这就是IEC 61000-4-2。
该IEC规范已被许多应用制造商(手机、智能电话、MP3播放器等)使用来确保其产品可靠地工作，以及不会遭受早期失败。这一规范的ESD保护电压水平高很多，因此与HBM不兼容。HBM规范要求的测试集中在500V。另一方面，IEC中的空气放电方法要求的测试可以超过15,000V。
这意味着，在芯片组的ESD保护能力和应用可靠性所要求的测试水平之间存在著一个非常大的差距。这通常意味着板级ESD元件(如多层压敏电阻、聚合物ESD抑制器和硅保护阵列)必须填补这一差距。要注意的一点是，这些技术的ESD保护性能是不同的。具体来说，导通时间和钳位电压差别很大。这意味着，对敏感的芯片组来说，有可能使用其中某种技术的应用无法通过ESD测试，但使用另一种技术时又可以通过ESD测试。
目前业内最常见的板级ESD保护器件主要有以下三种，它们的关键属性如下。
多层压敏电阻(MLV)：这类基于氧化锌的器件可提供ESD保护和低级别的电涌保护。它们的小形状因子(尺寸已下降到0402和0201)使得它们非常适合于便携式应用(如手机和数码相机等)。
硅保护阵列(SPA)：这类分立和多通道器件设计用于保护数据线和I/O线免受ESD和低级别瞬态浪涌的伤害。它的关键特性是非常低的钳位电压，这允许它们保护最敏感的电路。
聚合物ESD抑制器(PGB)：这是最新的技术，设计用于产生最小的寄生电容值(<0.2pF)。这一特性允许它们用于高速数字和射频电路，而不会引起任何信号衰减。
