RFIC设计挑战
数字信号处理的复杂度正在稳步上升。数字模块能够部分补偿由模拟前端模块带来的信号损害。为了充分验证复杂的数字补偿算法以及由相位噪声、非线性和失配等模拟非理想特性所带来的影响，数字和模拟模块必须协同验证。实现RF/基带协同设计的瓶颈是在RF前端出现的频率高达GHz的RF载波信号。为了在晶体管级对一个完整的通信链路的误码率(BER)和误包率(PER)进行仿真，必须将已调信号运行数千个周期，这种做法成本很高甚至无法实现。
除了对实际设计进行设计规范确认的性能验证外，另一个关键要求是对整个芯片的功能验证。在数字控制电路(负责各种操作模式的使能，如上电、断电、接收、发射和频带选择等)和模拟前端之间的接口的实现错误是导致设计返工的重要原因。
IC设计工程师通常会恪守由系统设计师制定的预算要求。他们也许能证明更宽松的IC设计规范也能达到系统级设计要求，但是在缺乏理论验证的情况下，花费大量时间用于优化电路并不必要。由于需要不同的专业知识和工具，通常基带和模拟/RF这两部分是分开进行设计、仿真和验证。系统级设计的主要目标是找到一种合适的算法和架构，以便以最低的成本实现需要的功能和性能。
但是在实际物理实现阶段，RFIC设计工程师仍然要面对很多严峻的挑战。以无线收发器这种大型IC为例，较高的信号传输速率使电路对寄生效应(包括寄生电感和噪声)非常敏感等。因此RFIC设计流程的实质是管理、复制和控制版图后仿真及其效果，并在整个设计过程中高效地使用这些信息。
RFIC设计还要求设计工程师具有RF领域专业的和独特的分析技术，这些跨越频域和时域的分析方法，其选择决定于电路类型、设计工程师技术水平、电路尺寸或设计风格。为了方便选择，就需要用仿真的方法提供一个无缝的集成环境。
在RFIC设计领域，集成化也是大势所趋。过去，RFIC被看作一个相对独立的设计领域，现在，很多RFIC包含了ADC、DAC和PLL功能，以及在数字设计环境中创建并集成到芯片中的数字合成器。另一方面，RF模块也正在被添加进大型SoC中以实现单芯片解决方案。采用系统级封装(SiP)还可以集成其它功能，与RFIC和SoC设计方法一样，采用SiP技术也会面临相似的验证问题。
一个全面的设计解决方案必须能够解决这些挑战，包括：
1. 为系统级设计和IC实现提供全面的链接；
2. 在一个系统级环境下进行IC验证，以充分利用现有的无线单元库、模型和测试基准(test bench)；
3. 支持在不同抽象级的全芯片混合级仿真；
4. 在经过优化的仿真时间内，在芯片级和模块级进行详细的分析；
5. 可管理和仿真全部寄生效应；
6. 在适当的设计点，提供版图自动化功能；
7. 支持在整个设计过程中多个层次的无源器件建模(passive modeling)。
必须在单一设计环境中满足以上所有要求，这不仅有助于RFIC设计工作，而且有助于与模拟/AMS和数字设计的集成。在多个抽象级(包括芯片级和模块级)情况下，设计可以独立于物理实现策略而被往复迭代以方便验证/实现。
无线RFIC设计流程
无线RFIC设计流程如图1所示。该流程覆盖了自系统设计到物理实现的全部过程，符合前面谈到的“从两端到中间”的设计方法。
图1：无线RFIC设计流程
1. 使用系统级资源
来自系统设计流程的保证是第一位的，而且是最高的抽象层次，系统级设计描述可作为顶层芯片的可执行测试环境。周边系统的模型可与芯片的高级模型结合起来生成一个可执行的设计规范。系统设计要求可作为最早的设计规范来驱动芯片级的设计要求，并最终成为可复用的测试基准和回归仿真模型。部分系统级的IP资源也可用来确定系统的性能参数(如EVM、BER和PER)。
