例如，若使用（肖特基）TTL，由于他具有3毫微秒的上升时间和30毫安的门开关电流，所以电源母线的阻抗Z必须是Z<300毫伏/0.03安=10欧。作为安全余量，阻抗应该，譬如说，小于8欧。如选用表4.1中所示的第三种配制会不很合理；因此应使用前两种配置中的任一种。
3) 电源母线分配的改进
当隔离的供电和回线系统在高频恶化时，改进的电源母线分配布局可以提高电源的高频性能。其原理是提供一个封装在一起的供电和回线印制线，他能在宽频率范围内提供必要的低阻抗。见图4.10。
4) 电源去耦
适当的电源去耦会对控制印制电路板的电磁干扰提供重要好处。电源分配系统的电容量增加将会减小分配系统的总阻抗，导致较小的电源公共阻抗耦合。另外，置于集成电路供电插脚之间的去耦电容器，会使该基板的供电和回线的回路面积减小。他示于图4.11，表示与电源分配有关的大回路与去耦电容、集成电路有关的较小回路。
由于来自载流回路的辐射量与电流I×回路面积A×频率F成正比，不适当的去耦会显著影响电路布局的电磁干扰性能，常常导致辐射发射比去耦良好的电路板增加10或20dB。其中一个重要因素是去耦回路的阻抗ZL，理想的电容器应具有低损耗并在200兆赫范围内有效，不过引线电感能使某些类型的电容器在10兆赫左右的固有谐振频率上失效。最普通型式的电容器是Z5U级钛酸钡陶瓷电容器，他具有高介电常数和从1到20兆赫的较好损耗特性（视封装和配方而定），高于此频率他们有损耗且电容量开始下降。一般来说，若引线长度很短，Z5U陶瓷电容器在1~50兆赫范围内是有效的。但遗憾的是Z5U陶瓷电容器的温度特性很差。一般贴片电容器的等效串联电感ESL<10nH，等效串联电阻ESR<0.5Ω。所以应尽量采用贴片电容器。
别的电介质如钛酸锶、萘基苯基哑(NPO)和某些聚合物具有良好的高频特性，但介电常数较小，所以他们不适用于低频去耦（直流到10兆赫）。因此去耦是高电容量的低频去耦与具有稳定电容量的低损耗高频去耦之间的折中。
对于具体应用必须权衡这些因素，不过一般来说对去耦适用的准则有这些：
在连接器对Vcc去耦的钽电容器上并联一个0.01微法的高频陶瓷电容器或独石电容器（对高速逻辑为0.001微法）。
对于每两个双列直插式组件(DIP)，对其Vcc去耦可用一只高频陶瓷圆片电容器。
表4.2评价某些通用逻辑电路的去耦电容器。
假设每片门电路只有一个激励门是开关的，那么抗扰度电平将分布在五个来源上，他们是：电源下跌、电源分配系统受到辐射、公共阻抗耦合、串扰和阻抗不匹配引起的反射。
电容器引线应尽可能短以减小引线电感，对于2厘米印制线长度和10毫微亨引线电感的组合，其合成电感约为36毫微亨，对TTL感应的电压将是Ldi/dt=36×10-9×0.03安/310-9=360毫伏。为了使电容器引线尽可能的短，必然促使供电线和回线靠近。
表 4.2 某些通用逻辑电路的去耦电容器
5) 电容性负载的端接
当线路长度大于逻辑电路频率波长的1/6左右，换句话说，当线长L的双向延时时间2T超过数字脉冲的上升时间tr时，为了减少线路上的反射，正确的线路端接方法是必要的。双向延时由下式算出：
(17)
式中：L是以米为单位的线路长度，v是自由空间的光速 v=3×810米/秒。沿电介质中的导线传播时，传播速度要降低倍， εr是电介质的相对介电常数。因此，电介质中的传播速度是：
(18)
所以，当线路长度与上升时间相关时，电路板上线路应按方程(19)端接：
(19)
这是对一个输出端的。对较多输出端由于各门电容量的增加使线路延时增加，不端接线路长度进一步减小。对于输出端数大于一的情况，应用方程(20)来确定最大不端接线路长度：
(20)
式中：F是逻辑电路的输出端数。
表4.3表示对具有不同特性阻抗和负载值的不端接线路的最大可用线路长度。表中可见，电容性负载对特性阻抗小的线路影响较小。
