在印制电路板上对线路Z0值的控制要准确的多，阻抗取决于电路板的厚度、电介质和线宽。但在延长电路板或子板上的情况就不一样其线路Z0值为120欧，而且能够从100变到180，这要视离地平面的距离、邻近导线的接近程度和接地栅网的结构而定。

发射极耦合逻辑(ECL)系统的高速度和普及的原因之一是由于驱动端接线路能力的增强使线路噪声降低。所以有关端接的其余讨论将涉及ECL的端接方面。但这并不意味这些原理仅适用于ECL系统；他们同样适用于许多其他逻辑电路系列。

ECL-10K端接电路的信号线能力可提供这样的好处。当线路长度超过表4.3中的数值时，端接可用来完全消除线路的反射或振铃。此外，端接还能减小平行信号线之间的串扰。

线路反射往往发生在线路接收端的负载阻抗(ZL)与线路特性阻抗(Z0)不匹配时，反射电压 的数值取决于不匹配的情况，可由下式计算：
                             (21)
对于接近Z0的任何ZL值，方程(21)中的反射值可降到忽略不计即ZL= Z0，Vr=0。而且当ZL>Z0 时，反射的极性与激励信号相同。

为减小不匹配，在线路上端接一个电阻器。串联和并联端端接均能用于ECL-10K系统（图4.12）。串联端接时，电阻器装在激励端，与信号线串联；并联端接时，负载电阻器被使用在线路终端的线路和VEE（或Vrr电压）之间。

 6) 串扰的控制
串扰是一根信号线上的脉冲耦合到邻近的信号线上。ECL-10K具有线性输入阻抗、低输出组抗和信号线端接能力。这些性能特征使得能对ECL-10K电路上的串扰进行分析和减到最小程度，所以ECL-10K是比较安静的高速系列。
使串扰减到最小的最简单方法，是与邻近信号线的走向（彼此）成直角。若不可行，则一般的准则是使邻近线路尽可能分开。
交叉耦合是发送线和接收线之间的互电感和互电容引起的。耦合到接收线的信号可以是前向的或后向的。前向串扰脉冲Vf，其脉宽等于发送线上的信号的上升时间，而其振幅取决于平行线路的长度和接近程度。脉冲电压Vf的极性与发送信号Vs相反。

通常前向串扰在ECL-10K系统中并不重要，因为在信号边缘上△V/ΔT值很小。ECL-10K的ΔV/ΔT值与TTL的大致相同，而小于肖特基TTL数值的1/4。
后向串扰脉冲Vb的宽度等于发送线路传播延时的两倍。振幅仅取决于线路间距而与平行线路的长度或信号上升时间无关。Vb的上升与下降时间分别等于Vs的上升和下降时间。

接收线路上的各种不同端接方法，都存在着许多种后向串扰信号的波形。由于Vb的传播方向总是与Vs的相反，适当的端接方法完全能吸收任何耦合的Vb。
串联端接线路产生的串扰往往比并联端接小。原因是只有一半逻辑振幅被送到串联端接线路。图4.13表示双绞线的端接情况。   
       
该端接线路可在长达15米双绞线的条件下激励100MHz以上的信号。      
              
7) 电缆的互连
一般来说，同轴线或双绞线用于板和板之间的ECL互连。同轴线应具有50~100欧范围内的特性阻抗，传输线的回线各端应接地。每米扭绞100次的美国线规24~28号双绞线能产生约110欧令人满意的Z0。
若使用带状电缆，应选择在最大工作频率时具有低衰减的型号。对于ECL-10K推荐的最大衰减是2.5dB，这时将电缆长度限制到5米或更短。带状电缆中的备用引线应接地以保持传输线的效应。
在连接器上，应使用等间距的多个接地脚，以使连接阻抗值降到忽略不计。
6米或更长的线路可以用差动驱动，以保持高频抗扰度。门的附加输出可用于差动驱动，1011415 ECL电路可用作线路接收器。
15米的绞合线对在100兆赫以上可以用差动驱动。差动驱动线路应按图4.13所示方法端接，输出端数应限于4。当线对上的共模噪声超过供电电压时，双绞线应加以屏蔽。

4.2.2 多层印制电路板

对于高速逻辑电路的设计而言，使用单层板是不能满足电磁兼容性要求的。在这样情况下，应采用多层板。

1) 最常见的多层板
最常见的多层板示于图4.14。该图从原理上说明各层是如何构成的，以及各层的功能标志。画出的供电和返回母线是用未被蚀刻的一盎司铜箔板构成。因此，电源分配系统形成了一个大的接地平面，具有极低的配电源阻抗。多层板优于单层板之处是对公共阻抗耦合不大敏感、提供屏蔽（取决于布局）和对多电平供电电压较佳。多层结构的缺点是其构造和维修比较困难和昂贵。使用复杂的单层设计也会导致在大量生产中产生控制可重复性和质量的困难问题。


如图4.14那样多层板是由四块印制电路板叠合而成，板与板之间通过金属化通孔互连。在图4.14中，顶部的板包含电路元件。除开顶层和第三层的Vcc以及第四层的第二互连板相连接的各种通孔外，第二层是一整块地平面。实质上顶层的印制线与第二层的地平面形成了微带线，从而使线阻抗受到严密地控制。零伏回线层和Vcc分配层形成了极低阻抗的电源分配系统，这归功于平面间的大电容和铜箔的低电感和低电阻。他们还为第一层和第四层拾取的辐射干扰提供屏蔽。

可以构成更多的层次，对n层印制板通常要有n+1层。若两块互连板彼此互相叠置，为了降低互连板之间的串扰耦合，他们各自的互连线应彼此成90°走线。军用高速逻辑电路的电路板通常由与零伏回线板或Vcc板互相屏蔽的互连板构成。这大大增加对阻抗的控制。

2) 十层板
下面介绍一个十层板的层间安排例子：
第一层是优质布线层、第二层是地层、第三层是布线层、第四层是另一布线层、第五层是地层、第六层是电源层、第七层和第八层是布线层、第九层是地层、第十层是最后一个布线层。
这种结构共有六个布线层、三个地层，在第三和第四层及第七和第八层之间有填充层。用S、G、P、T分别表示布线、接地、电源和填充层。当然所需设计的层数是由诸多因素决定，如功能、屏蔽、阻抗、抖动、隔离等等，但要掌握一条布线层必需要与金属实平面（接地层最佳、次之电源层）相邻。他们可能的具体安排见表4.4。

3) 电源平面的分配
在上面的讨论中，铜箔平面被用于电源分配。铜箔平面的阻抗确定了通过电源分配系统用于公共阻抗耦合的电势。正如以后说明的那样，公共阻抗电压降的电平能够降到远远低于使用电源平面分配的所有电路的敏感度。
一对平行金属平面的特性阻抗可由传输线理论确定。由相对介电常数εr、电介质厚度h分开的一对平行金属平面，具有的阻抗等于：
                              (22)
式中：d是二维平面两边中较小的一边长度。
表4.5表示不同εr值与h/d比的两平面阻抗。对h/d<0.005的电源几何形状平面和εr>3的相对介电常数，电源分配系统有可能具有小于1欧的阻抗。因此，对20或30毫安的开关电流在电源分配系统中会产生几十毫伏以下的电压降，比逻辑电路的抗扰度电平小得多。

参考文献
[1]  J.L.诺尔曼 维奥莱特,唐纳德 R.T.怀特,迈克尔 F.维奥莱特.电磁兼容性手册.电子工业部第十研究所
[2] 吕英华.多层印制板中的电磁兼容设计方法.电磁兼容技术培训班教材.中国电子学会教育工作委员会编制
[3] Laird Technologies.电磁兼容设计实践.安全与电磁兼容, P.49～50,第三期,2003
[4] 吴卉,张海源,蔡丽娟.开关电源传导电磁干扰预测技术. 安全与电磁兼容,P.38～40,第六期,2002