IC电路中电源系统的电磁兼容研究

现在让我们定性的查看一下数字电源分布系统的ESL的效应。





公式（5）说明了电流I的变化会造成电源分布系统电压V的下降。在大多数的CMOS电路中，IC在晶体管开关的时候汲取电流，这就意味着当IC开关，电流上就有一个变化，这就导致电源分布系统中的纹波。正如前所证明的，PDS中的纹波会造成系统的错误。要减少高频下的这些错误，就要尽可能的使用最低ESL的去耦电容。从公式（6）可以很明显地看出来，ESL的减少会带来电压V的减小，即是纹波电压的减小。

对于ESR来说也是同样的，如果要更有效的对一个电源分布系统去耦，使用一个ESR尽可能小的电容会更有效果。为了便于说明，我们将实际的寄生电阻ESR写到公式（2）中：



这就意味着不管电容怎样增大，ESR都会产生电压降。在实际应用中，我们必须增加电容值并减小ESR以尽可能的减小电源分布系统的纹波噪声。同时，公式（2）和（7）表述了在高频的情况下，大电容不会对减少电压降有太大的作用。反而，公式（6）表明减小感抗比较增大电容有更明显的效果。

（2） 去耦电容的选择

在低频范围（几十MHz），电容呈现容性，高电容（并且有着低的ESR）将会有助于减少纹波噪声。添加去耦电容可以在一个特定的频率内减小纹波电压：



其中，dt等于最慢的瞬态电流的上升时间（低频）。假设有一个2A的瞬态电流，电压整流模块会在15μs内响应。电源分布系统1.8V的电源供电电压保持在5%的范围内。需要的大电容估算是：



显然，要找到333μF的陶瓷电容是并不容易的。设计者必须找到一个合适的电容，对其进行并联放置以达到所需要的电容和目标阻抗。添加电容的ESL不在去耦中起到主要的作用，但是设计者还是应该尽可能选择比较小的值，这样能够在比较宽的频率范围内减少阻抗。这样有助于减少板上的去耦电容的数量。

在高频（几百MHz）范围内，采用减少寄生电感的方式比提高电容值更有效一些。限制最大的电感量可以使纹波电压达到最小：



其中，dt是瞬态电流的最快上升时间。假设一个2A的电流有着1ns的上升时间，电源分布系统保证1.8V电源供电5%以内的纹波。允许的电感量估算如下：



现在要找到一个ESL为45pH的表贴陶瓷电容还是比较困难的，普通的表贴电容的寄生电感还是nH级的。反之来说，设计者要想达到这一电感量和目标阻抗，首先要选择一个寄生电感足够小的电容（在较高频率的去耦方面，电容量的选择并不起到首要的作用，但是假如给定了最低的ESL，我们必须选择最高的可能容值。因为这样能够在较宽的频率范围内减小阻抗值）。足够数量的低电感电容必须被并联放置，但是往往需要放置的电容比电路板空间所允许的更多。