电容式触摸感应检测按键电路是一类对静电特别敏感的电路，因此静电放电(ESD)保护结构的选择问题对这一类电路显得特别重要。一方面要确保所选择的ESD保护结构有足够的抗静电能力，另一方面这种ESD保护结构又不能使芯片的面积和成本增加太多，基于此要求，介绍了3种应用在电容式触摸感应检测按键电路中的ESD保护结构。主要描述了这3种结构的电路形式和版图布局，着重阐述了为满足电容式触摸感应检测按键电路的具体要求而对这3种结构所作的改进。列出了这3种改进过后的ESD保护结构的特点、所占用芯片面积以及抗静电能力测试结果的比较。结果表明，经过改进后的3种ESD保护结构在保护能力、芯片面积利用率以及可靠性等方面都有了非常好的提升。

电容式触摸感应检测按键电路是近年来行业内较高的集成电路产品，这类电路通常设有一路或者多路高灵敏度的感应输入端，实际应用时通过人体手指靠近芯片检测电荷的移动，产生额外电容而改变频率或占空比，从而判断人体手指触摸动作，实现按键功能。众所周知人体是最大的静电携带者，因此在人体手指靠近芯片时会有大量静电向芯片传送，将产生潜在的破坏电压、电流以及电磁场，从而将芯片击毁，这就是静电保护(electronic staticdischarge，ESD)问题。ESD是金属－氧化物－半导体(metal-oxide-semiconductor，MOS)集成电路中最重要的可靠性问题之一，尤其是针对本文所讨论的电容式触摸感应检测按键电路。为了保证高可靠性，这类电路的ESD保护能力通常要求达到8000 V，甚至要达到10 000 V，因此必须通过在电路中加入有效的ESD保护结构才能满足设计要求。此外，这种保护结构又不能占用太多的芯片面积，否则将明显增加芯片成本，从而限制芯片的推广应用。因此如何选择合适的ESD保护结构，既能保护这一类触摸感应按键检测电路，又不至于太多增加芯片成本是这类电路设计中至关重要的问题。

本文介绍了3种应用于笔者所开发的电容式触摸感应检测按键电路中的ESD保护结构。这3种保护结构在传统ESD结构基础上结合电容式触摸感应检测按键电路的具体特点进行全面改进，以达到保护电路且尽量少地增加芯片面积的要求。这些结构也适用于其他类似的电路，希望能够给广大从事集成电路设计的工程师在考虑ESD问题时提供一些参考设计。

1 3 种ESD保护结构

1.1 二极管加电阻ESD保护结构

图1(a)是MOS集成电路中最常见的一种ESD保护结构。需要在电路的每一个压焊点都插入该结构，保护图中的Mp和Mn两个MOS管。这种结构包括与压焊点直接相连的栅极和源极短接的PMOS管Mp以及栅极和源极短接的NMOS管Mn。其中Mp和Mn这两个管子可以等效成两个二极管D1和D2。实际应用时在压焊点上会引入较大的静电，根据晶体管原理，这个较大的静电会引起Mp和Mn两个管子被雪崩击穿。通过插入图1(a)中的ESD保护结构，在这个大静电还没有到达Mp和Mn之前首先引起两个二极管D1和D2反向击穿，形成到电源和地的电流通路，把大电流泄放掉;另外电阻R起限流作用。这两个措施就起到了保护Mp和Mn的作用。这种ESD保护结构的ESD保护能力通常在2000～3000V。为了进一步提高ESD保护能力，在电容式触摸感应检测按键电路中对这种结构进行改进，如图1(b)所示。图1(b)显示了一种针对NMOS管的三级二极管加电阻网络的ESD保护结构，针对PMOS管的保护结构与此类似。每一级的原理与图1(a)类似，但这种结构能够利用三级电阻和二极管网络的限流和分压作用提供多个泄放通路，从而逐级泄放大电流，提高ESD保护能力。以图1(b)中的MOS管Mn为例来说明这种改进的ESD保护结构的电路结构参数应该如何选择。Mn的栅击穿电压是12.5V，按照ESD保护原理，经过多级限流电阻之后落在Mn栅极的电压须小于这个管子的栅击穿电压，保护电路才能起到保护作用，通过计算，采用三级二极管加电阻网络结构可以达到保护Mn的目的，其中每一级限流电阻值为100Ω，而D1，D2和D3 3个二极管也可以采用图1(a)中所示的栅极和源极短接的MOS管。

 图1 二极管加电阻ESD 保护结构

  1.2 可控硅整流器的ESD保护结构

图2(a)是可控硅整流器(silicon controlledrectifiers，SCR)ESD保护结构的纵向剖面图，图2(b)是这种结构的等效电路图。

图2(b)中Mp是一个栅极和源极短接的PMOS管，起到ESD保护作用;Q1是一个pnp型三极管，其发射区是由n阱内的p+扩散区构成，n阱是它的基区，p衬底作为集电区;另一个Q2是npn型三极管，阱外的n+是其发射区，p衬底是它的基区，n阱是集电区。以上两个管子组成一个称之为可控硅整流器的4层半导体器件。这4层依次是p+扩散区、n阱、p衬底和n+扩散区，此种pnpn结构内有npn和pnp之间的正反馈，提供了良好的ESD泄放通路，具有非常明显的ESD保护性能。因此在芯片的每一个压焊点上都插入这样一个结构，就能在最小的布局面积下提供最高的ESD防护能力。图2(b)中R1是n阱接触电阻，R2是p衬底接触电阻。