在全芯片的ESD结构设计时，注意遵循以下原则：

(1)外围VDD、VSS走线尽可能宽，减小走线上的电阻;

(2)设计一种 VDD-VSS之间的电压箝位结构，且在发生ESD时能提供VDD-VSS直接低阻抗电流泄放通道。对于面积较大的电路，最好在芯片的四周各放置一个这样的结构，若有可能，在芯片外围放置多个VDD、VSS的PAD，也可以增强整体电路的抗ESD能力;

(3)外围保护结构的电源及地的走线尽量与内部走线分开，外围ESD保护结构尽量做到均匀设计，避免版图设计上出现ESD薄弱环节;

(4)ESD保护结构的设计要在电路的ESD性能、芯片面积、保护结构对电路特性的影响如输入信号完整性、电路速度、输出驱动能力等进行平衡考虑设计，还需要考虑工艺的容差，使电路设计达到最优化;

(5)在实际设计的一些电路中，有时没有直接的VDD-VSS电压箝位保护结构，此时，VDD-VSS之间的电压箝位及ESD电流泄放主要利用全芯片整个电路的阱与衬底的接触空间。所以在外围电路要尽可能多地增加阱与衬底的接触，且N+P+的间距一致。若有空间，则最好在VDD、VSS的PAD旁边及四周增加VDD-VSS电压箝位保护结构，这样不仅增强了VDD-VSS模式下的抗ESD能力，也增强了I/O-I/O模式下的抗ESD能力。

一般只要有了上述的大致原则，在与芯片面积折中的考虑下，一般亚微米CMOS电路的抗ESD电压可达到2500V以上，已经可以满足商用民品电路设计的ESD可靠性要求。

对于深亚微米超大规模CMOS IC的ESD结构设计，常规的ESD保护结构通常不再使用了，通常大多是深亚微米工艺的Foundry生产线都有自己外围标准的ESD结构提供，有严格标准的ESD结构设计规则等，设计师只需调用其结构就可以了，这可使芯片设计师把更多精力放在电路本身的功能、性能等方面的设计。

4 结束语

ESD保护设计随着CMOS工艺水平的提高而越来越困难，ESD保护已经不单是输入脚或输出脚的ESD保护设计问题，而是全芯片的静电防护问题。

芯片里每一个I/O电路中都需要建立相应的ESD保护电路，此外还要从整个芯片全盘考虑，采用整片(whole-chip)防护结构是一个好的选择，也能节省I/OPAD上ESD元件的面积。

      参考文献

[1]张建人. MOS集成电路分析与设计基础[M]. 北京:电子工业出版社,1996.

[2]李宏桂,谢世健.集成电路设计宝典[M].北京:电子工业出版社,2006.

[3] Alan hastings.The Art of Analog Layout[M].北京:电子工业出版社,2007.