图4中的曲线示出了在一块测试电路板上的两个位置上测得的电压与时间之间的数值关系，它们帮助我们了解了ESD抑制器件的安放位置所产生的影响。本例中，抑制器安装在连接器处，即ESD瞬变的入口点。

蓝色波形示出了位于ESD抑制器处的I/O线上的测量电压。抑制器对具有约350V的测量峰值电压和75V左右的"箝位"（即保持）电压的1000V传输线脉冲发生器的脉冲作出响应。

将此与显示ESD脉冲实际上到达IC的绿色波形进行对比。在这种场合，一个3英寸长的迹线（L2）把ESD抑制器与IC用输入衰减器（Input Pad）连接起来。请注意测得的峰值电压已被降至60V，且"箝位"电压约为25V。

这意味着什么呢？对电路设计师而言，这提供了一种用于最大限度地减少IC和ASIC的I/O输入端所承受的ESD的策略。增加ESD抑制器与芯片之间的迹线长度能够显著地减弱IC所承受的应力。请参阅图3，这意味着使迹线变长将增加L2的电感值。

坦白地说，应把ESD抑制器直接放置在连接器的后面。它应该是第一个遭遇ESD瞬变的板级元件。然后，在实际可行的情况下，任何需要保护的芯片均应尽可能地远离ESD抑制器。 如图4所示，采取这一方法将极大地减轻集成电路所承受的应力。下面罗列的是ESD抑制器安装位置的相对优先级，按从高到低的顺序排列如下：

· 设置于作为系统屏蔽（机壳）中的入口的连接器的内部
· 安放于电路板迹线与连接器插脚相互作用的位置
· 放置于电路板上紧挨在连接器后面的位置
· 位于可以高效耦合至I/O线路的性能稳定且未受保护的传输线路
· 设置于数据传输线路上的一个串联阻性元件之前
· 位于数据传输线路上的一个扇出点之前
· 靠近IC和/或ASIC

另一个需要考虑的布局问题是从电路板迹线至ESD抑制器的距离（图3中的L3）。目标是将该距离降至最小。与此迹线相关联的电感以及任何的封装寄生电感都将在保护电路中加入阻抗。

实质上，随着与传输线路之间距离的增加，ESD抑制器变得越发与受其保护的信号线"隔离"开来。请记住，芯片将要承受抑制器两端的ESD电压和迹线阻抗两端的电压。理想的焊点位置在数据传输线路的顶部。如果做不到这一点，则应最大限度地减少它们之间的距离。

最后，机壳（框架）的地应是ESD基准，而不是信号（数字）地（请再次参阅图3）。目的是把ESD从信号环境中转移出去。使ESD TVS保护器件以机壳的地为基准，则可免受那些不希望的噪声效应（如接地反跳）的影响。目标是尽量保持"干净"的信号（数据）环境。