早期CMOS的动作速度非常迟缓，目前B家族系列的CMOS广泛应用在各种领域，随着IC设计、制作技术的进化，高速化的CMOS动作速度几乎凌驾LSTTL。CMOS问世后曾经是数字IC的主流，目前已经被兼具CMOS低消费电力与TTL高速特性的BiCMOS系列取代。

数位IC的类别

数字IC的家族成员可以分成：
*TTL
*CMOS
*其它

等三大类。CMOS是互补(complementary)MOS的简写，它是二个MOS型晶体管成对(pair)状结构；TTL则是由双极(bipolar)晶体管构成，全球首颗IC就是TTL type，因此TTL又称为标准TTL。标准TTL问世不久陆续出现其它TTL家族成员，目前标准TTL几乎完全退出市场。

演算理论

数字IC是执行理论演算的主要组件之一，虽然大规模电路不断被IC化制成所谓的「ASIC」，不过基本上任何一种IC都是理论演算集合的结果。

理论分成二值理论与多值理论两种型式，实际上大多采用二值理论方式，二值理论具有两种状态，该二值称为「真」与「伪」，分别使用：
*1→真
*0→伪

二进制的数值。虽然数位IC再将1定义成高(H: High)电压，0定义成低(L: Low)电压，但不论是”H”或是”L”电压两者都是对等。「1为高电压，0为低电压时称为正理论」；「1为低电压，0为高电压称为负理论」。理论演算大致上可以分成：
*组合理论
*顺序理论

两种。所谓组合理论是指输出与输入会比照1对1，一旦决定输入的理论值，对应的输出就会自动决定。表1~表3分别表示理论的真理论值，它也是组合理论的基本要素。

　
表1 AND的真理论值
　
表2 OR的真理论值
　
表3 NOT的真理论值

如上所述，可以实现基本组合理论的IC称为网关(gate)IC。所谓顺序理论是指过去的状态影响目前的输出，目前的输出却不能决定目前的输入，亦即它是指记忆过去状态的功能而言。

双稳态电路(FF：Flip Flop)就是典型可以实现顺序理论的IC，双稳态的基本型是RS-FF IC，虽然RS-FF IC能够以输入强度(level)动作，不过目前常用的IC大多采用输入端缘(edge)动作，因此又称为端缘触发双稳态电路(ETFF：Edge Trigger Flip Flop)，其中又以D-FF IC最具代表。

TTL与CMOS的比较

CMOS广泛应用在各种电子电路，因此TTL与CMOS比较时，会涉及许多噪讯对策的动作机制，一般而言CMOS的抗噪讯能力确实比TTL强大，不过它的公认强大抗噪讯原因却不代表完全正确，而且CMOS本身在噪讯对策上有许多问题点与盲点，因此使用上必需格外谨慎。

所有的数字IC都有噪讯界限(noise margin)限制，反过来说由于有噪讯界限的限制，因此数字IC的抗噪讯能力非常强大，在一般噪讯环境下通常都可以安全使用。

CMOS的噪讯界限与电源电压呈比例，电源电压与标准TTL的电源电压相同，图1是5V时CMOS与TTL数字IC的比较结果。

 由图可知，TTL的噪讯界限值为0.4V，CMOS为1.45V，因此C-MOS的噪讯界限值比TTL强，不过抗噪讯强度并不是单纯取决于电压，除了电压之外例如阻抗(impedance)等等也是原因之一，此外是驱动器的输出阻抗，对印刷电路基板的布线阻抗具有支配性影响。

TTL与CMOS若分别使用LS与HC家族系列数字IC，HC的驱动阻抗非常高会抵销噪讯界限值的大小，其结果造成几乎没有明显的抗噪讯强度差异。

相较之下，TTL与CMOS，若采用LS与AC家族系列数字IC，由于AC家族系列数字IC的输出阻抗非常低，因此它的抗噪讯特性反而比TTL更优秀。

TTL与CMOS进行抗噪讯特性比较时，会对双稳态电路(FF：Flip Flop)的噪讯强度差异产生很大的影响，其结果造成CMOS抗噪讯特性比TTL优秀的一般论述可以成立。

如果未特别限定TTL或是CMOS的一般论述，此时组件的动作速度与抗噪讯特性具有互动关系。如图2所示组件的动作速度迟缓时，频率很高的信号就无法通过，换句话说动作速度迟缓的组件具有滤波器(filter)功能。

选择IC家族(family)成员时，必需根据实际速度需求，选择可以满足信号要求的IC非常重要，如果选择必要速度以上高速IC时，反而会造成抗噪讯特性被弱化等严重后果，尤其是CMOS数字IC的抗噪讯特性普遍偏低，如果对策不当极容易造成CMOS数字IC的抗噪讯特性更加脆弱。

如图3所示，切换(switching)时，从电源一直到大地(ground)会有大电流动。输入VIN”L”或是”H”时，其中一方必需ON，另外一方才会变成OFF，然而切换过程中输入属于中间值，两方的通道(channel)同时都是ON状态，此时从电源一直到大地会有贯穿电流ICC流动。

高速切换时贯穿电流的流动时间非常短，切换迟缓时大电流会长时间流动，然而不论高、低速切换，该贯穿电流本身对电源而言就是所谓的噪讯。切换迟缓时受到输入噪讯的影响，输出会有振动之虞，因此基本上CMOS非常忌讳迟缓输入。

如图4所示依照上述理论不仅是CMOS，包括数字IC未使用的输入在内，都必需作举升(pullup)或是下压(pull down)。所谓举升是将电源连接至输入，藉此使输入变成”H”状态；所谓下压则是将输入连接至大地(ground) ，藉此使输入变成”L”状态。因此在AND时称为举升，在OR时变成下压

TTL的输入端子OPEN时，由于该输入是以”H”状态动作，因此不需要作任何举升动作，不过实际上OPEN端子的阻抗非常高，相对的抗噪讯性很脆弱，为强化抗噪讯性，建议读者尽量避免端子呈OPEN状态，尤其是CMOS绝对不允许将未使用的端子变成OPEN状态。

CMOS的输入端子属于极端高阻抗，输入OPEN时输入强度非常不稳定，几乎无法决定”H”、 ”L”，如果该不稳定的输入强度刚好在H/L之间，此时组件内部大电流会从电源流入大地，最后可能会导致组件遭受破坏，尤其是输入为高阻抗时，静电容易累积变成高电压，组件同样有被破坏之虞。

至于CMOS，除了组件的使用中的输入端子之外，包含未使用组件的输入端子在内都必需作起始与终端。

某些IC的封装内部包含复数个组件，该复数个组件若有未使用组件的场合，如果未作起始与终端，同样会有组件遭受破坏的可能，此时若是该未使用组件遭受破坏还不致造成太大影响，然而实际上同一封装内部，其它使用中的组件连带有可能遭受破坏，因此使用上必需特别谨慎。

具体的起始与终端方法，例如印刷电路基板的场合，通常是利用外部的连接器(connector)成输入端子，此处必需注意的是以连接器作起始与终端的场合，输入如果是OPEN时，电源投入电路基板瞬间组件极易遭受破坏。

类似如图5所示的起始与终端，图中设置的电阻器R主要目的是防止静电，因此一般都使用1MΩ左右的高阻抗电阻器。

锁升(Latch up)是CMOS经常面临的另外一个问题，主要原因是配合IC制程的方便性，通常IC内部会内建与电路动作毫无关系的晶体管(以下简称为无关系晶体管)，IC正常动作时该无关系晶体管几乎没有任何不良影响，不过IC的输出、入如果超越电源电压、或是低于大地(ground)、或是异常电压时，除了会引发无关系晶体管动作之外，内部会有大电流流动。

于无关系晶体管会形成FF，即使异常电压消失无关系晶体管内部仍然持续会有大电流流动，最后导致组件遭受破坏，这种现象称为「锁升」，对CMOS而言锁升是致命性现象。

一般CMOS的输出、入都会内建锁升防止电路，正常情况不会引发锁升现象，不过超越内建防止锁升电路限度的电洞(surge)一旦赋加至CMOS时，就会发生锁升现象，容易发生大电洞部位，建议读者设置外置型锁升防止电路(图6)。

网关

理论上缓冲(buffer)IC本身无法单独动作，必需依照用途搭配其它IC，噪讯对策经常使用缓冲IC就是典型应用。

如图7所示即使单纯的缓冲IC(普通IC)也非常有效，它可以有效减缓噪讯强度，主要原因是缓冲器插入部位的阻抗很高，此时利用缓冲器本身的低阻抗特性，可以有效削减噪讯强度。此外缓冲器还可以缩短传送路径的长度提高连结(linking)频率。

由图8可知IC的信号处于H/L中间值，或是噪讯重迭时输出会振动，此外受到噪讯的影响，造成图8的临界(threshold)电压数度超越(over)。此处所谓临界电压是指输出的H/L切换电压而言。

临界电压有效对策是进行史密特激发(Schmidt Trigger)，所谓史密特激发是指具备两个临界的组件而言。

图9是史密特激发的r动作特性，图中表示史密特激发组件符合的前端有个小圆圈「〇」，该圆圈表示它是可以使输出与输入作H/L反相的组件「反相器(Inverter)」，换句话说史密特激发IC通常是指反相器。虽然史密特激发IC与缓冲器的理论相异，不过对噪讯的效果却与缓冲器完全相同。

史密特激发IC的动作顺序如下：
*输入从L朝H变化时，或是超越上游临界电压时，输出会从H变成L。
*输出从H朝L变化时，或是超越下游临界电压时，输出会从L变成H。

换言之，可以使两个临界电压瞬间通过的噪讯，若不是大噪讯的话，理论上就可以防止输出的波动变化。

如图10所示史密特激发IC受到一般CMOS限制它可以接受迟缓输入，输出则变成一般速度。

数字IC几乎可以理想性实现理论动作，不过实际上动作速度为有限，因此有所谓的延迟问题，以噪讯对策立场而言，延迟现象如上所述分别有过滤噪讯、其它正面功能，以及各种负面效应。

如图11所示，所谓危险性(hazard)是指理论上不应该发生的脉冲(pulse)，受到组件延迟的影响产生的现象而言。

图11(a)的组件若无图11(b)延迟现象时，输出就不会发生危险，然而组件若发生延迟图中反相器(inverter)的输出(B)会出现类似图11(c)延迟现象，造成(A)与(B)的理论演算的AND输出出现类似(D)的结果，由此可知(D)是AND组件延迟现象产生的危险性。

图11主要是说明危险发生机制的模型图，实际上网关1段的延迟未必会产生危险性，如果延迟变成2段就会产生危险性，「危险性」又称为「胡须」，它属于噪讯的一种。

为防止发生危险性尽量避免对输出施加变化，或是追加可以抑制危险性的电路。图12是典型的数据选择电路，该电路会发生危险性，主要原因是从S到 的频率(timing)偏差会引发危险性。

图13是以图12的电路为平台，追加可以使时序偏差的电路，藉此消除危险性的实际应用范例。

图14是追加冗长电路防止元理论发生改变的另外一种应用范例；图15则是追加滤波器的应用范例，不过类似这种利用滤波器的方式会造成延迟增加等副作用，建议读者使用前必需作周详的评估。